Was ist PCB-Verzug (Warpage)?

PCB-Verzug, im Englischen als Warpage oder Bow and Twist bezeichnet, ist die unerwünschte Verformung einer Leiterplatte von ihrer idealen ebenen Form. Diese Verformung kann sich als Biegung (Bow) – einer gleichmäßigen Wölbung der Platine – oder als Verdrehung (Twist) – einer diagonalen Verformung, bei der die Ecken aus der Ebene ragen – äußern. In der industriellen Elektronikfertigung zählt PCB-Verzug zu den häufigsten und kostspieligsten Qualitätsproblemen.

Verzogene Leiterplatten führen zu einer Reihe von Fertigungsproblemen: Ungleichmäßige Lotpastendrucke, fehlerhafte Reflow-Lötprozesse, unzuverlässige SMD-Bestückung und mechanische Spannungen bei der Kabel- und Steckverbindermontage. In diesem Artikel analysieren wir die physikalischen Ursachen, erläutern die relevanten IPC-Messnormen und zeigen praxiserprobte Strategien zur Vermeidung und Behebung von PCB-Verzug.

Ursachen für PCB-Verzug

1. Asymmetrischer Schichtaufbau

Die häufigste Ursache für Verzug ist ein asymmetrischer Aufbau des Leiterplattenstapels. Wenn die Kupferverteilung und die Dielektrikumsdicken auf der Ober- und Unterseite der Platine nicht symmetrisch sind, entstehen beim Laminieren und beim Löten unterschiedliche thermische Ausdehnungskräfte. Der CTE-Wert (Coefficient of Thermal Expansion) von Kupfer (~17 ppm/°C) unterscheidet sich erheblich von dem des FR-4-Epoxydharzes (~50–70 ppm/°C in X/Y-Richtung, ~150 ppm/°C in Z-Richtung). Diese Diskrepanz führt bei Temperaturänderungen zu Biegespannungen.

Ein typisches Beispiel: Eine Leiterplatte mit massiven Kupferflächen auf der Oberseite und nur dünnen Signalleitungen auf der Unterseite wird sich beim Abkühlen nach dem Reflow-Prozess zur kupferärmeren Seite hin wölben.

2. Ungleichmäßige Kupferverteilung

Selbst bei symmetrischem Schichtaufbau kann eine ungleichmäßige Kupferverteilung innerhalb einer Schicht** Verzug verursachen. Große Kupferflächen (Ground Planes, Power Planes) neben Bereichen mit kaum Kupfer erzeugen lokale Spannungsgradienten. Die Kupferflächen behindern die thermische Ausdehnung des Dielektrikums, während kupferarme Zonen sich frei ausdehnen können.

3. Feuchtigkeitsaufnahme

FR-4-Material ist hygroskopisch. Bei Lagerung in feuchter Umgebung nimmt das Dielektrikum Wasser auf, was zu einer Volumenzunahme führt. Beim anschließenden Reflow-Löten verdampft das Wasser schlagartig – die entstehenden Mikrodampfdrücke können Delamination und Verzug verursachen. Besonders bei Bleifrei-Prozessen mit höheren Spitzentemperaturen (bis zu 260 °C) ist dieses Problem kritisch.

4. Unausreichendes Pressen und Aushärten

Während des Multi-Layer-Laminierprozesses werden Prepregs und Kernmaterialien unter Hitze und Druck verpresst. Wenn Pressdruck, Temperatur oder Zeit nicht optimal eingestellt sind, entsteht eine unvollständige Harzaushärtung (Undercure). Die resultierenden Eigenspannungen können sich später als Verzug äußern.

5. Thermischer Stress im Reflow-Ofen

Der Reflow-Lötprozess selbst kann Verzug verursachen oder verstärken. Ungleichmäßige Erwärmung über die Breite des Ofens, zu schnelle Aufheiz- oder Abkühlraten und Temperaturen oberhalb der Glasübergangstemperatur (Tg) des Materials setzen die Leiterplatte enormen thermischen Spannungen aus.

6. Mechanische Belastung

Auch mechanische Einflüsse nach der Fertigung können Verzug verursachen: unsachgemäße Handhabung, zu fest angezogene Schraubverbindungen im Gehäuse oder ungleichmäßige Klemmkräfte in Testfixtures.

Bow und Twist: Die zwei Verzugsformen

Eigenschaft	Bow (Biegung)	Twist (Verdrehung)
Definition	Gleichmäßige Wölbung der Platine, alle Ecken auf einer Seite	Diagonale Verformung, eine Ecke hebt sich ab
Messrichtung	Senkrechter Abstand von der Referenzebene zur Platinenmitte	Abstand einer Ecke von der Referenzebene bei drei aufliegenden Ecken
Hauptursache	Asymmetrischer Schichtaufbau, CTE-Unterschiede	Unsymmetrische Kupferverteilung, schiefes Pressen
IPC-Grenzwert (1,6 mm Dicke)	≤ 0,75 % (0,75 mm bei 100 mm Länge)	≤ 0,75 % (0,75 mm bei 100 mm Länge)
Typisches Vorkommen	Meist bei Multi-Layer-Boards	Oft bei unregelmäßigem Layout
Behebbarkeit	Einfacher (Gegenbiegen möglich)	Schwieriger (komplexe Spannungszustände)

Messung von PCB-Verzug nach IPC-Standards

Die Messung von Verzug ist in IPC-TM-650 Methode 2.4.22 (Bow) und Methode 2.4.23 (Twist) genormt. Die Akzeptanzkriterien finden sich in IPC-A-600 und IPC-6012.

Bow-Messung

Die Leiterplatte wird auf eine flache Referenzplatte gelegt.
Mit einer Fühlerlehre oder einem Messschieber wird der maximale Abstand zwischen der Platinenmitte und der Referenzplatte gemessen.
Der Bow-Wert wird als Prozentsatz der längsten Platinenabmessung berechnet:

Bow (%) = (Abstand / Länge) × 100

Twist-Messung

Die Leiterplatte wird mit drei Ecken auf die Referenzplatte gelegt.
Der Abstand der vierten, abgehobenen Ecke zur Referenzplatte wird gemessen.
Der Twist-Wert berechnet sich als:

Twist (%) = (Abstand / Diagonale) × 100

Für Leiterplatten mit einer Dicke von 1,6 mm oder mehr gilt nach IPC-A-600 ein Grenzwert von 0,75 % für Bow und Twist. Bei dünneren Platinen sind die Grenzwerte oft strenger, da der Verzug die Bestückung stärker beeinträchtigt.

Auswirkungen von PCB-Verzug auf die Fertigung

SMD-Bestückung

Verzogene Platinen passen nicht plan in die Bestückungsmaschine. Die Vakuumdüsen können Bauteile nicht korrekt positionieren, was zu Verschiebungen führt. Bei feinen Pitches (0,5 mm und kleiner) kann bereits ein Verzug von 0,5 mm zu Kurzschlüssen oder offenen Lötstellen führen.

Lotpastendruck

Beim Siebdruck muss die Leiterplatte plan unter dem Sieb aufliegen. Verzug führt zu ungleichmäßiger Pastendicke – zu viel Lotpaste auf der gewölbten Seite, zu wenig auf der anderen. Dies verursacht Lötbrücken, Tombstoning oder unzureichende Lötstellen.

Reflow-Löten

Im Reflow-Ofen kann sich der Verzug bei Temperaturen über Tg verstärken. Die Platine wölbt sich, Bauteile rutschen, und die Schwerkraft zieht schwerere Komponenten zur Mitte. Bei Wellenlöten kann verzogenes Material zu ungleichmäßigem Lotkontakt führen.

Steckverbinder- und Kabelmontage

Bei der Kabelkonfektion und Steckverbinderbestückung ist eine plane Leiterplatte essenziell. Verzug führt zu mechanischen Spannungen an den Löt- und Crimpverbindungen, was langfristig zu Kontaktunterbrechungen führt. Besonders bei Multi-Pin-Steckverbindern (z. B. 50-polige SCSI- oder PCIe-Verbinder) kann Verzug dazu führen, dass einzelne Pins keinen Kontakt herstellen.

Vergleich gängiger Leiterplattenmaterialien und Verzugsneigung

Material	Tg (°C)	CTE X/Y (ppm/°C)	CTE Z (ppm/°C)	Verzugsneigung	Typischer Einsatz
FR-4 Standard (TG 130-140)	130–140	14–17	50–70	Mittel	Verbraucherelektronik
FR-4 High-Tg (TG 170)	170	12–15	40–55	Niedrig	Industrie, Automotive
FR-4 Halogenfrei	140–150	15–18	60–80	Mittel-Hoch	RoHS-konforme Anwendungen
Polyimid	250+	12–16	30–50	Sehr niedrig	Luftfahrt, Militär
Rogers RO4003	>280	11–13	30–46	Sehr niedrig	HF-Anwendungen
Isola 370HR	170	13–15	40–55	Niedrig	Hochleistungs-PCB
Megtron 6	185	12–14	35–50	Sehr niedrig	Server, Telekommunikation

Strategien zur Vermeidung von PCB-Verzug

Design-Phase

1. Symmetrischen Schichtaufbau sicherstellen

Der wichtigste Designgrundsatz: Jede Schicht sollte eine Spiegelschicht auf der gegenüberliegenden Seite des Kerns haben. Bei einem 8-Layer-Aufbau sollte Schicht 2 symmetrisch zu Schicht 7 sein, Schicht 3 zu Schicht 6 und so weiter. Das betrifft sowohl die Kupferdicke als auch die Kupferverteilung.

2. Kupferausgleich durch Guss- und Füllmuster

Große Kupferflächen auf einer Seite müssen durch entsprechende Kupferflächen auf der gegenüberliegenden Seite ausgeglichen werden. Wo dies nicht möglich ist, helfen Gussmuster (Hatching) oder Dummy-Kupferinseln, um die Kupferbilanz zu verbessern.

3. Materialauswahl nach Tg und CTE

Für bleifreie Prozesse mit Spitzentemperaturen von 250–260 °C sollte Material mit Tg ≥ 170 °C gewählt werden. Niedrigere Tg-Werte bedeuten, dass das Material im Reflow-Ofen in den gummiartigen Zustand übergeht, was Verzug massiv begünstigt.

4. Platinendicke optimieren

Dünnere Leiterplatten (< 1,0 mm) sind deutlich verzugsempfindlicher. Wo möglich, sollte eine Mindestdicke von 1,6 mm angestrebt werden. Bei HDI-Boards mit 0,8 mm Dicke sind besondere Designvorkehrungen nötig.

Fertigungs-Phase

5. Kontrolliertes Pressen und Aushärten

Der Laminierprozess muss sorgfältig überwacht werden. Pressprofile (Druck, Temperatur, Zeit) müssen auf das spezifische Prepreg abgestimmt sein. Ein schrittweises Abkühlen unter Druck reduziert Eigenspannungen.

6. Feuchtigkeitskontrolle (Baking)

Vor dem Reflow-Löten sollten Leiterplatten bei 125 °C für 4–8 Stunden gebacken werden, insbesondere wenn sie länger als 12 Monate gelagert wurden. Dies entspricht der Empfehlung aus IPC/JEDEC J-STD-033 für MSL-Einstufungen.

7. Reflow-Profil optimieren

Langsame Aufheiz- und Abkühlraten (1–2 °C/s statt 3–4 °C/s) reduzieren thermische Schocks. Die Spitzentemperatur sollte so niedrig wie möglich gewählt werden, idealerweise nicht mehr als 20–30 °C über dem Schmelzpunkt der Lotlegierung.

Behebung von bereits vorhandenem Verzug

Wenn Leiterplatten bereits verzogen angeliefert werden, gibt es mehrere Möglichkeiten der Behebung:

Thermisches Gegenbiegen

Die Leiterplatte wird in eine Gegenbiegevorrichtung eingespannt und in einem Ofen bei 125–150 °C für 2–4 Stunden geglüht. Die mechanische Spannung der Vorrichtung zwingt die Platine in die entgegengesetzte Richtung, und die Wärme ermöglicht ein Relaxieren der Eigenspannungen. Diese Methode ist bei Bow effektiver als bei Twist.

Mechanisches Richten

Für leichten Verzug kann ein vorsichtiges manuelles Gegenbiegen ausreichen. Dies erfordert Erfahrung und Fingerspitzengefühl – zu viel Kraft bricht die Leiterplatte oder beschädigt interne Durchkontaktierungen.

Verzicht und Sortierausschuss

Bei Verzug über den IPC-Grenzwerten hinaus bleibt oft nur die Aussortierung. Die Kosten für Nacharbeit übersteigen bei komplexen Multi-Layer-Boards schnell den Neupreis der Leiterplatte.

Häufige Fehler beim Umgang mit PCB-Verzug

1. Verzug wird erst in der Bestückung entdeckt

Viele Unternehmen prüfen Leiterplatten nicht auf Verzug vor der Bestückung. Der Verzug wird erst bemerkt, wenn Bauteile fehlerhaft positioniert sind oder der Lotpastendruck ungleichmäßig ausfällt. Zu diesem Zeitpunkt sind bereits Kosten für Lotpaste, Bauteile und Maschinenzeit entstanden.

2. Falsche Lagerung

Leiterplatten werden oft ohne Feuchtigkeitskontrolle gelagert. Insbesondere offene Regallagerung in Produktionsstätten mit hoher Luftfeuchtigkeit führt zur Wasseraufnahme. Die Vakuumverpackung mit Trockenmittelbeutelchen wird nach dem Öffnen oft nicht wieder verschlossen.

3. Unsymmetrisches Design wird nicht erkannt

In der Designphase wird die Kupferbilanz nicht überprüft. Moderne EDA-Tools bieten Copper Balance Analyzer, die jedoch oft nicht genutzt werden. Das Ergebnis: Der Verzug ist bereits ins Design einprogrammiert.

4. Zu dünne Platinen für große Bauteile

Schwere Bauteile (BGAs, große Steckverbinder) auf 0,8-mm-Platinen sind ein Rezept für Verzug. Die mechanische Steifigkeit reicht nicht aus, um das Gewicht und die thermischen Spannungen aufzunehmen.

5. Ignorieren der Tg-Bedingungen

Bei der Umstellung auf bleifreies Löten wird das Material nicht angepasst. Standard-FR-4 mit Tg 135 °C wird bei 260 °C Spitzentemperatur deutlich über Tg betrieben – der Verzug ist vorprogrammiert.

Best Practices für verzugsfreie Leiterplatten

Copper-Balance-Report vom Leiterplattenhersteller anfordern und überprüfen.
Symmetrie-Regel strikt einhalten: Jede Schicht braucht eine Spiegelschicht.
Materialdatenblatt studieren: Tg, CTE und Td (Decomposition Temperature) beachten.
Eingangsprüfung auf Verzug bei jeder Charge durchführen – auch bei etablierten Lieferanten.
Bake-Out vor dem Reflow bei Lagerung über 6 Monate oder bei unbekannter Lagergeschichte.
Reflow-Profil validieren und regelmäßig mit Thermoelement-Messungen überprüfen.
Verstrebungen (Breakaway Tabs) im Panel-Design belassen, bis zur Bestückung – sie erhöhen die Steifigkeit.
Bottom-Side-Bestückung zuerst durchführen, um die Platine für den zweiten Durchgang plan auf dem Transportband zu haben.

FAQ

Was ist der Unterschied zwischen Bow und Twist?

Bow (Biegung) ist eine gleichmäßige Wölbung der Leiterplatte, bei der sich die Mitte von der Ebene entfernt – vergleichbar mit einer Schüssel. Twist (Verdrehung) ist eine diagonale Verformung, bei der eine Ecke der Platine abhebt, während die drei anderen auf der Ebene aufliegen – vergleichbar mit einem leicht verdrehten Blatt Papier.

Welcher IPC-Standard definiert die Grenzwerte für PCB-Verzug?

Die Akzeptanzkriterien für Verzug sind in IPC-A-600 (Acceptability of Printed Boards) und IPC-6012 (Qualification and Performance Specification for Rigid Printed Boards) definiert. Die Messmethoden sind in IPC-TM-650, Methode 2.4.22 (Bow) und 2.4.23 (Twist) beschrieben.

Wie viel Verzug ist noch akzeptabel?

Für Leiterplatten ab 1,6 mm Dicke gilt nach IPC-A-600 ein Grenzwert von 0,75 % für Bow und Twist. Bei einer Platinenlänge von 200 mm entspricht das einem maximalen Abstand von 1,5 mm. Für dünnere Platinen oder spezielle Anwendungen (z. B. BGA-Bestückung) können strengere Grenzwerte von 0,5 % oder weniger gelten.

Kann PCB-Verzug repariert werden?

Ja, in bestimmten Fällen. Leichter Bow kann durch thermisches Gegenbiegen (Einspannen in eine Vorrichtung und Glühen bei 125–150 °C) behoben werden. Twist ist schwieriger zu korrigieren. Bei starkem Verzug über den Grenzwerten hinaus ist eine Reparatur meist unwirtschaftlich, und die Leiterplatte sollte ausgesondert werden.

Warum ist PCB-Verzug bei bleifreiem Löten problematischer?

Bleifreie Lotlegierungen (SAC305, Sn99Cu1) erfordern höhere Spitzentemperaturen von 250–260 °C im Vergleich zu 210–230 °C bei SnPb-Loten. Diese höheren Temperaturen übersteigen die Glasübergangstemperatur (Tg) vieler Standard-FR-4-Materialien, wodurch das Dielektrikum in einen gummiartigen Zustand übergeht und sich leichter verformt. Zudem sind bleifreie Lote weniger feuchtigkeitstolerant.

Wie kann ich Verzug im Design vorbeugen?

Die wichtigsten Maßnahmen sind: symmetrischer Schichtaufbau (Spiegelschichten), ausgewogene Kupferverteilung (Gussmuster, Dummy-Kupfer), Material mit ausreichend hohem Tg (≥ 170 °C für bleifreie Prozesse) und ausreichende Platinendicke (≥ 1,6 mm wo möglich). Nutzen Sie Copper-Balance-Analyse-Tools in Ihrem EDA-System.

Welche Rolle spielt Feuchtigkeit bei PCB-Verzug?

FR-4 ist hygroskopisch und nimmt bei offener Lagerung Feuchtigkeit auf. Beim Reflow-Löten verdampft dieses Wasser schlagartig und erzeugt interne Dampfdrücke, die zu Delamination, Blasenbildung und Verzug führen können. Deshalb sollten Leiterplatten trocken gelagert und bei Bedarf vor dem Löten gebacken werden (125 °C, 4–8 Stunden), insbesondere gemäß IPC/JEDEC J-STD-033.

Fazit

PCB-Verzug ist ein vielschichtiges Problem, das von der Materialauswahl über das Design bis hin zur Fertigung und Lagerung reicht. Die wirksamste Strategie ist die Prävention im Design: Ein symmetrischer Schichtaufbau, eine ausgewogene Kupferverteilung und die Wahl des richtigen Materials für den jeweiligen Lötprozess minimieren das Verzugsrisiko erheblich. Ergänzt durch eine konsequente Eingangsprüfung, sachgerechte Lagerung und optimierte Reflow-Profile lassen sich verzugsbedingte Fehler in der industriellen Elektronikfertigung auf ein Minimum reduzieren. Die Investition in ein verzugsoptimiertes Design zahlt sich durch höhere Ausbeuten, weniger Nacharbeit und zuverlässigere Endprodukte vielfach aus.